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<ref group="注釈" name="well">p型シリコン基板の中にp型MOSFETを作るとき、p型基板の中にn型の領域（n型ウェル）を作る必要がある。そのような基板とは異なる性質の領域をウェル（well）という[https://semi-net.com/word/ウェル]。"well"は井戸や窪みのことである。</ref> |
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2023年5月6日 (土) 07:08時点における版
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NMOSロジック（N-type metal–oxide–semiconductor logic）は、論理回路とその他のデジタル回路を実装するためにn型MOSFET（金属-酸化物-半導体電界効果トランジスタ）を使用する[3]。 これらのn型MOSFETは、ソース端子とドレイン端子の間にあるp型半導体のボディの中に反転層を作ることによって動作する[4]。 n型チャネルと呼ばれるこの反転層は、n型半導体のソース端子とドレイン端子の間に電子を通すことができる。 n型チャネルは、ゲートと呼ばれる第三の端子に電圧を印加することによって作られる。 他のMOSFETと同様にn型MOSFETは、3つの動作領域を持つ。つまり、遮断領域（cut-off / subthreshold）、線形領域（linear / triode）、そして飽和領域（saturation / active）である[5][6]。
長年の間、NMOS回路は、かなり速度の遅いp型MOSFETを使う必要があったPMOS回路やCMOS回路と比較して遥かに高速だった。 後にディプリーション負荷NMOSロジックが開発されて、NMOSの速度と消費電力はさらに改善された。 CMOSよりもNMOSの方が容易に製造できた。CMOSは、p型サブストレート上に作った特殊なn型ウェル[注釈 2]の中にp型MOSFETを実装する必要があるからである[7]。
NMOSの主な欠点は、出力が定常状態（NMOSの場合Low）のときですら論理回路を通して直流が流れることであった。当時の他のロジック・ファミリのほとんどが同じ問題を抱えていた（ディプリーション負荷NMOSロジックは、通常のNMOSよりもマシであったが、それでも消費電力は少なくなかった）。 このことは、静的な電力散逸を意味している。すなわち、回路がスイッチングしていないときですら電力が流出し、大きな電力消費が発生する。
付け加えると、Diode-transistor logic、Transistor-transistor logic、エミッタ結合論理などと同様にNMOS回路とPMOS回路は、非対称入力ロジックレベルが原因でCMOSよりもノイズに弱かった[8]。 初期のCMOSがバイポーラトランジスタで作られた論理回路と比較して非常に遅かった事実にもかかわらず、それらの論理回路の欠点が故にマイクロプロセッサのような最も高速なデジタル回路においてもCMOSが他の方式の論理回路に取って代わることになった。
概要
MOSは「金属-酸化物-半導体」という意味である。MOSFETが最初に作られたときの手法を反映してそのように呼ばれている。主に1970年代以前は、一般的にアルミニウムの金属ゲートを使っていたからである[9]。 しかしながら、1970年頃からほとんどのMOS回路は、ポリシリコンで作られた自己整合ゲートを使ってきた[9]。自己整合ゲートは、フェアチャイルドセミコンダクターにおいてフェデリコ・ファジンによって最初に開発された技術である。 ポリシリコンのゲートは、MOSFETを基本とした集積回路のほとんどの種類で未だに使われている。しかし、高性能マイクロプロセッサのような特定の種類の高速回路のために2000年代初頭から金属ゲート（アルミニウムあるいは銅）が再登場し始めた[10]。
NMOSロジックで使われるMOSFETはn型エンハンスメントモードトランジスタであり、論理ゲート出力と負電源電圧（一般的にグランドのこと）の間、いわゆる「プルダウンネットワーク」（PDN）の中に配置されている。 プルアップ（すなわち「負荷」であり、抵抗として考えることができる。以下参照）は、正電源電圧と各論理ゲート出力の間に配置されている。 論理インバーター（NOTゲート）を含む論理ゲートは、並列および直列の回路のネットワークを設計することによって実装できる。 ブール入力値の特定の組み合わせに対する期待された出力がゼロ（偽）であるならば、PDNはアクティブになり、少なくとも一つのトランジスタが負電源と出力の間の電流経路に電流が流れるようにする。 これによって負荷を通して電圧降下が発生し、出力が低電圧になり「ゼロ」を表現する。
例えば、NMOS回路で実装されたNORゲートがあるとする[11]。 もしも入力Aあるいは入力BのどちらかがHigh（論理回路の1 = 真）であれば、各MOSトランジスタは出力と負電源の間で非常に低い抵抗値の抵抗としてふるまうので、出力を強制的にLow（論理回路の0 = 偽）にする。 AとBの両方がHighのとき、両方のトランジスタが導通し、グランドへのさらに低い抵抗の経路を作ることになる。 出力がHighになる唯一の状態は、両方のトランジスタがオフのときである。この状態は、AとBの両方がLowのときにだけ発生する。このようにNORゲートの真理値表を満たすことになる。
| A | B | A NOR B |
|---|---|---|
| 0 | 0 | 1 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 0 |
抵抗器の代わりにMOSFETを使用する
閾値電圧 VTは0Vよりも少しだけ高い値のことが多い。エンハンスメントモードなので、VGS ≧ 0 で使用する。
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集積回路内部に抵抗器を作るのは困難なので、MOSFETを抵抗器の代わりに使う。それを負荷トランジスタや負荷MOSFETという。そのため、nチャネルMOSFETだけで回路全体を作ることができる。しかし、負荷MOSFETの電気特性は、抵抗器とかなり異なった。
負荷トランジスタ（プルアップトランジスタ）は論理スイッチとして使われるものと同種のエンハンスメントモードMOSFETである（ゲート・ソース間電圧VGSが0になるとオフになる）。
負荷MOSFETの動作を決める変数は以下のようになる。
- ドレイン・ソース間電圧 VDS = Vdd - 出力電圧
- ゲート・ソース間電圧 VGS = Vdd - 出力電圧
- ドレイン・ソース間電流 IDS = VDS のおおよそ2乗に比例
負荷MOSFETのゲート端子とドレイン端子は、Vddに接続されているので、VDS ＝ VGS となる。つまり、VDS が増えると VGS も増えることになる。そのため、IDS は、VDS のおおよそ2乗に比例して増えることになるが、これが問題を起こす。
出力が0のとき、VDS ≒ Vdd なので、IDS は VDS のおおよそ2乗に比例して過剰に流れる。そのため、出力が1から0へ遷移しているとき、出力の容量性電荷（出力に接続された別のNMOS回路のMOSFETの容量性電荷）は非常に速く排出される（非常に抵抗値の低い抵抗を通してコンデンサを放電するのに似ている）。しかし、出力0の定常状態で消費電力が大きくなる。
出力が0から1へ遷移しているとき、出力電圧はVddに近づくので、負荷MOSFETの VGS と VDS はともに低くなり、急激に負荷MOSFETはオフになっていく。つまり、出力が1に近づくと、IDS は流れにくくなる（高い抵抗値の抵抗を通して電荷を充電するのに似ている）。そのため、出力の0から1への遷移が遅くなってしまう（厳密に言うと、出力が0のとき過剰な電流が流れるので、初動だけは高速ということになる）。
ちなみに負荷MOSFETのゲート端子をVddではなくVggという別の電圧に接続することもできる。そうすれば、VddとVggの電圧を別にできるので、設計の自由度が増す。しかし、複数の電源が必要になってしまう。
このように抵抗器の代わりにエンハンスメントモードMOSFETを使う方法は速度や消費電力の面で問題がある。 それらの問題を改善するために負荷としてエンハンスメントモードトランジスタの代わりにディプリーションモードトランジスタを使うことができる。 その方法を実装したものは、ディプリーション負荷NMOSロジックと呼ばれている。
歴史
MOSFETは、1959年にベル研究所のエジプト人技術者モハメド・M・アタラと韓国人技術者ダウォン・カーンによって発明された[12] 。 彼らは20μmプロセスでPMOSとNMOSのデバイスの両方を製作した。 しかしながら、NMOSデバイスは実用性がなく、PMOSデバイスだけは実用性があった[13]。
1965年にフェアチャイルドセミコンダクターのチータン・サー、オットー・リスティコ（Otto Leistiko）、そしてグローブ（Grove）は、チャネルの長さが8μmから65μmまでのいくつかのNMOSデバイスを製作した[14]。 IBMのデイル・L・クリッチロー（Dale L. Critchlow）とロバート・H・デナードも1960年代にNMOSデバイスを製造した。 IBMの最初のNMOS製品は、データ容量が1Kbitでアクセス時間が50nsから100nsの半導体メモリであった。この製品は1970年代初頭に大量生産に入った。 これによってMOSFETの半導体メモリが1970年代のバイポーラメモリと磁気コアメモリの技術を置き換えることになった[15]。
1970年代初頭の初期のマイクロプロセッサは、PMOSプロセッサであった。PMOSプロセッサは初期のマイクロプロセッサ業界を支配した[16]。 1973年に初期のNMOSプロセッサであるNECのμCOM-4は、Sohichi Suzukiが率いる5人の研究者で構成されたNECのLSIチームによって製造された[17][18]。 1970年代後半までにNMOSプロセッサは、PMOSプロセッサを追い越すことになった[16]。 1970年台中頃になると、モステックがディプリーション負荷NMOSロジックを製品化した。 速度と消費電力が改善し、NMOSはさらに進化した。インテルは自社独自のディプリーション負荷NMOSロジックにHMOSという名称をつけた。
CMOSマイクロプロセッサは、1975年に発表された[16][19][20]。 しかしながら、CMOSプロセッサは1980年代になるまで支配的な存在にならなかった[16]。 初期のCMOSはNMOSロジックよりも遅かったので、NMOSは1970年代のコンピューターにCMOSよりも広く使われた[21]。 Intel 5101（1Kbit SRAM）CMOSメモリチップ（1974）は、アクセス時間800nsであった[22][23]。その一方で当時の最速NMOSメモリチップIntel 2147（4Kbit SRAM）HMOSは、55/70nsのアクセス時間であった[23] 。
1978年にToshiaki Masuhara率いる日立製作所の研究チームは、3μmプロセスで製造されたHM6147（4Kbit SRAM）にツインウェル（twin-well）Hi-CMOSを導入した[21][24]。 日立HM6147メモリチップは、Intel 2147 HMOSメモリチップの性能（アクセス時間55/70ns）に匹敵し、Intel 2147（110mA）よりも大幅に少ない消費電力（15mA）であった[注釈 3]。 互角の性能とより少ない消費電力を持って、ツインウェルCMOSプロセスは1980年代のコンピューターのための最も一般的な半導体デバイス製造プロセスとしてNMOSをついに追い越した[21]。
1980年代にCMOSマイクロプロセッサは、NMOSマイクロプロセッサを追い越した[16]。
関連項目
- PMOSロジック
- ディプリーション負荷NMOSロジック : HMOS（high density, short channel MOS）、HMOS-II、HMOS-IIIなどを含んでいる。ディプリーション負荷NMOSロジック回路のための高性能製造プロセスのファミリは、1970年代後半にインテルによって開発され、長年の間使われた。CHMOS、CHMOS-II,、CHMOS-IIIなどのいくつかのCMOS製造プロセスは、NMOSプロセスに直接由来したものである。
- CMOS
注釈
 | この節には独自研究が含まれているおそれがあります。 |
- ^ おそらくは、Vgg=+12V, Vdd=+5V, Vss=-5Vと思われる。VddとVssの間に10Vの電位差が必要だったが、TTLとの互換性を考慮して+5Vと-5Vに分けたと思われる。Vdd=+5Vだと電圧不足なので、負荷トランジスタのゲート電圧をVgg=+12Vとしたと思われる。[独自研究?]
- ^ p型シリコン基板の中にp型MOSFETを作るとき、p型基板の中にn型の領域（n型ウェル）を作る必要がある。そのような基板とは異なる性質の領域をウェル（well）という[1]。"well"は井戸や窪みのことである。
- ^ 英語版"NMOS logic"のこの記述には疑問がある。Intel 2147の消費電流が110mAでHitachi HM6147の消費電流が15mAと書かれている。しかし、Intel 2147データシートとHITACHI HM6147データシートにそのようなことが書かれていない。データシートによると、Intel 2147の最大消費電流は180mAであり、HITACHI HM6147の最大消費電流は80mAである。英語版のネタ元は"1978: Double-well fast CMOS SRAM (Hitachi)" (Semiconductor History Museum of Japan)という日本半導体歴史館（一般社団法人半導体産業人協会）が作成した資料である。この資料が何を元にして記述しているのか不明なので、信憑性は疑った方がいいだろう。[独自研究?]
出典
- ^ 小特集 II. マイクロプロセッサ技術の動向 飯塚肇（電気学会雑誌 昭和51-3）
- ^ 「モトローラ6800伝説」（ISBN 978-4-89977-472-3）p24 鈴木哲哉著 ラトルズ
- ^ NMOS Logic and PMOS Logic (Electrical 4U)
- ^ MOSFETの構造と動作 (東芝デバイス＆ストレージ株式会社)
- ^ MOSFETの『出力特性』と『線形領域、飽和領域、遮断領域』について！ (Electrical Information)
- ^ MOS・IC回路設計の基本（2）竹井澄明。線形領域のことを３極管（triode）領域と呼ぶことについて記述されている。
- ^ トランジスタ - CMOSの仕組み (ナノエレクトロニクス)
- ^ ノイズマージンの考え方 (マクニカ)
- ^ a b SiゲートNチャネルMOS技術の開発（日立評論）
- ^ IBMの半導体連合、高誘電率/金属ゲート技術を採用した32nm/28nm製造技術を実用化へ (EETimes Japan)
- ^ "Experiment 9 N-MOSFET Gates" (Islamic University of Gaza)
- ^ “1960 - Metal Oxide Semiconductor (MOS) Transistor Demonstrated”. The Silicon Engine (Computer History Museum).
- ^ Lojek, Bo (2007). History of Semiconductor Engineering. Springer Science & Business Media. pp. 321–3. ISBN 9783540342588
- ^ Sah, Chih-Tang; Leistiko, Otto; Grove, A. S. (May 1965). “Electron and hole mobilities in inversion layers on thermally oxidized silicon surfaces”. IEEE Transactions on Electron Devices 12 (5): 248–254. Bibcode: 1965ITED...12..248L. doi:10.1109/T-ED.1965.15489.
- ^ Critchlow, D. L. (2007). “Recollections on MOSFET Scaling”. IEEE Solid-State Circuits Society Newsletter 12 (1): 19–22. doi:10.1109/N-SSC.2007.4785536.
- ^ a b c d e Kuhn, Kelin (2018). “CMOS and Beyond CMOS: Scaling Challenges”. High Mobility Materials for CMOS Applications. Woodhead Publishing. p. 1. ISBN 9780081020623
- ^ “1970s: Development and evolution of microprocessors”. Semiconductor History Museum of Japan. 27 June 2019閲覧。
- ^ “NEC 751 (uCOM-4)”. The Antique Chip Collector's Page. 2011年5月25日時点のオリジナルよりアーカイブ。2010年6月11日閲覧。
- ^ Cushman, Robert H. (20 September 1975). “2-1/2-generation μP's-$10 parts that perform like low-end mini's”. EDN. 24 April 2016時点のオリジナルよりアーカイブ。15 September 2019閲覧。
- ^ “CDP 1800 μP Commercially available”. Microcomputer Digest 2 (4): 1–3. (October 1975).
- ^ a b c “1978: Double-well fast CMOS SRAM (Hitachi)”. Semiconductor History Museum of Japan. 5 July 2019時点のオリジナルよりアーカイブ。5 July 2019閲覧。
- ^ “Silicon Gate MOS 2102A”. Intel. 27 June 2019閲覧。
- ^ a b “A chronological list of Intel products. The products are sorted by date.”. Intel museum. Intel Corporation (July 2005). August 9, 2007時点のオリジナルよりアーカイブ。July 31, 2007閲覧。
- ^ Masuhara, Toshiaki; Minato, O.; Sasaki, T.; Sakai, Y.; Kubo, M.; Yasui, T. (1978). A high-speed, low-power Hi-CMOS 4K static RAM. 1978 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. Vol. XXI. pp. 110–111. doi:10.1109/ISSCC.1978.1155749。
外部リンク
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