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配線工程

出典: フリー百科事典『ウィキペディア(Wikipedia)』
BEOL(メタル層)とFEOL(デバイス)
CMOS製造プロセス

配線工程またはバックエンドback end of lineBEOL)とは、半導体製造における2番目の工程であり、それぞれのデバイス(トランジスタ、キャパシタ、抵抗など)がメタル層によって配線される。 配線材料として以前はアルミニウム配線が使われていたが、その後銅配線に置き換わった[1] 。 ウェハー上に最初のメタル層が成膜されてからがBEOLである。

BEOLのステップ:

  1. ソース領域とドレイン領域、またポリシリコン領域をシリサイド化する。
  2. 絶縁層(プリメタル絶縁膜(PMD)、メタルをシリコンとポリシリコンから分離する)を作り、CMP研磨を行う。
  3. PMDにホールを作る。
  4. メタル層1を作る。
  5. 2番目の絶縁層(配線間層間膜)を作る。
  6. 下層のメタルと上層のメタルを接続するために、絶縁層にビアホールを作る。ビアはCVDプロセスで埋められる。
    4–6をくり返す。
  7. マイクロチップを保護するため、パッシベーション膜を作る。

関連項目

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引用

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  1. ^ Karen A. Reinhardt and Werner Kern (2008). Handbook of Silicon Wafer Cleaning Technology (2nd ed.). William Andrew. p. 202. ISBN 978-0-8155-1554-8. https://books.google.com/books?id=UPaD8JUCKr0C&pg=PA202 

参考文献

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