Layout versus schematic

Layout versus schematic (LVS) は、集積回路の設計に使用されるCADツール (プログラム)のひとつ。集積回路を製造するために作成したフォトマスクパターンが、設計した回路図と一致しているかを検証するために使用する。 マスクパターンからMOSFETなどの機能素子を抽出することにより回路図を推定し、本来の回路図データと比較する。設計の元となった回路網データと、設計後から抽出した回路網データと比較することにより、意図した設計がされたかの判断を行う。

機能

マスクデータは、層 (レイヤー) に関する情報を持った多角形の集合で構成されることが多い。層は実際の物理層 (金属配線、不純物拡散層、ポリシリコン配線層など) に対応する部分と、それらを図形演算した結果としてのダミーレイヤーに分かれる。ダミーレイヤーは半導体プロセスの各工程での何かしらの作業やDRCやLVSで素子を判別するために使われる。

LVSでは、これらの図形データの重なり等から素子の抽出を行い、マスクデータが表している回路図を作り出す (回路図抽出)。たとえば不純物拡散層をそれより細いポリシリコン層が横断している場合、その重なり部分をゲートとなるMOSFETと判断する。

その後、余剰な素子を除去し、本来の回路図との比較を行なう。その際に、素子のサイズから抵抗値や容量値、ゲート幅、ゲート長等のパラメータを抽出し、本来の回路図からのずれを確認する。あらかじめ設定された誤差より小さい場合は問題なしとし、それ以外をエラーと判定する。

LVSは、DRCのエンジンを回路図検証に特化して拡張している場合が多い。基本的な図形同士の論理演算機能を有しており、素子の抽出が可能となっている。これは、どのCADメーカのLVSでもほぼ同じである。 LVSを行わせるための定義、すなわちルールファイルと呼ばれるものは、その様な論理演算と素子の抽出と接続関係を表した簡単なプログラムのようなものとなっている。

ルールの内容と決定

通常、ルールファイルはプロセス工程を管理している部門や会社から提供される。ルールファイルは、提供されている標準的な素子の抽出を行なうが、ルールによってはERCに相当する、電源端子やGND端子の接続関係を確認するものや、簡単なDRCの判定をおこなうものまで存在する。

ルールは提供されるものの、回路図は使用者が準備をしないといけない。回路図入力時点のミスを避けるため、最近のEDAツールでは、回路シミュレータとレイアウトツールがリンクしており、設計した回路図をそのまま検証に利用することが可能である。

著名なツール名

• Calibre (メンター・グラフィックス社)
• Hercules LVS (シノプシス社)
• Diva、 Dracula、 Assura (ケイデンス・デザイン・システムズ社)
• Quartz LVS (マグマ・デザイン・オートメーション社)

関連項目

• DRC (design rule check) - デザインルール検証するためのツール、もしくはその工程
• EDA (electronic design automation) - エレクトロニクス製品の設計支援システム。
• CAD (computer aided design) - コンピュータ支援設計。設計支援システム。